IntelのPonteVecchioとAMDのZen3は、高度な半導体パッケージング技術の可能性を示しています

IntelとAMDは今週開催されたInternational Solid State Circuits Conferenceで最先端のチップ設計について話し合い、将来のハイエンドチップ製品において先進的なパッケージングが果たす役割を強調した。 どちらの場合も、印象的な新しいパフォーマンス機能は、異なる製造プロセスを使用して異なる工場で作られたビルディングブロックを組み合わせるモジュール式のアプローチから生まれます。 これは、半導体イノベーションの将来におけるチップパッケージングの大きな可能性を示しています。

Intel の Ponte Vecchio のターゲット市場は、大規模なデータセンター システムに組み込まれる高性能モジュールです。 これはグラフィックス プロセッシング ユニット (GPU) であり、人工知能、機械学習、コンピューター グラフィックスのアプリケーション向けに設計されています。 この名前は、イタリアのフィレンツェのアルノ川の一方のシニョリーア広場と反対側のピッティ宮殿を結ぶ中世の石橋にちなんで付けられました。 この設計のハイライトの XNUMX つは、多数の専用チップレット (組み合わせて完全なシステムを作成するための集積回路ビルディング ブロック) をどのように接続するかです。

Ponte Vecchio は、台湾積体電路製造会社 (TSMC) の最先端の 5 nm プロセスで製造された XNUMX つの「タイル」を使用しています。 各タイルには XNUMX つの「X」があります。^e」コアがあり、7 つのコアのそれぞれに 10 つのベクトル エンジンと 7 つの特殊なマトリックス エンジンが搭載されています。 タイルは「ベース タイル」の上に配置され、巨大なスイッチ ファブリックでタイルを記憶と外の世界に接続します。 このベースタイルは、同社の「Intel XNUMX」プロセスを使用して構築されています。これは、同社の強化されたXNUMX nm SuperFin製造プロセスの新しい名前です。 「RAMBO」と呼ばれる高性能メモリ システムもあります。これは、Random Access Memory, Bandwidth Optimized の略で、Intel XNUMX Foveros 相互接続テクノロジを使用してベース タイル上に構築されています。 他の多くの構成要素も同様に組み込まれています。

Ponte Vecchio の設計は、ヘテロジニアス統合のケーススタディです。63 x 47 mm (約 16 x 100 インチ) の単一パッケージ内に、77.5 の異なるタイル (62.5 はコンピューティング機能を実行し、3 は熱管理用) と合計 2.5 億個を超えるトランジスタを組み合わせています。 これほど多くのコンピューティング能力が倉庫を満たし、電力網への独自の接続が必要になったのは、それほど昔のことではありません。 このような設計では、エンジニアリング上の課題が数多くあります。

すべてのパーツを接続する。 設計者は、すべての異種チップ間で信号を移動する方法を必要としています。 昔は、これはプリント基板上のワイヤまたはトレースによって行われ、チップは基板にはんだ付けによって取り付けられていました。 しかし、信号の数と速度が増加するにつれて、それはずっと前に力尽きました。 すべてを XNUMX つのチップにまとめれば、製造プロセスのバックエンドで金属トレースでそれらを接続できます。 複数のチップを使用したい場合は、多くの接続ピンが必要になり、接続距離を短くする必要があります。 Intel はこれをサポートするために XNUMX つのテクノロジーを使用しています。 XNUMX つ目は、一度に数百または数千の接続を提供できる小さなシリコンで作られた「組み込みマルチダイ相互接続ブリッジ」(EMIB) です。XNUMX つ目は、Lakefield モバイル プロセッサで初めて使用された Foveros ダイツーダイ スタッキング テクノロジです。

すべての部分が同期していることを確認します。 多数の異なる部品を接続したら、すべての部品が同期して相互に通信できることを確認する必要があります。 これは通常、すべてのチップが同期して動作できるように、クロックとして知られるタイミング信号を分配することを意味します。 信号は歪む傾向があり、環境は非常にノイズが多く、多くの信号が飛び交うため、これは簡単ではないことがわかります。 たとえば、各コンピューティング タイルには 7,000 平方ミリメートルのスペースに 40 を超える接続があるため、同期を維持するのは大変です。

熱の管理。 モジュール式タイルはそれぞれ多くの電力を必要とするため、発生する熱を除去しながら表面全体に均一に電力を供給することは大きな課題です。 メモリ チップはしばらくの間積層されてきましたが、発生する熱はかなり均一に分散されます。 プロセッサ チップまたはタイルは、使用頻度に応じてホット スポットが発生する可能性があり、チップの 3D スタックの熱を管理するのは簡単ではありません。 Intel は、チップの裏面にメタライゼーション プロセスを使用し、これらをヒート スプレッダーと統合して、Ponte Vecchio システムによって生成される予想 600 ワットに対応しました。

Intel が報告した最初のラボ結果には、45 テラフロップスを超えるパフォーマンスが含まれていました。 アルゴンヌ国立研究所で構築されている Aurora スーパーコンピューターは、54,000 個以上の Ponte Vecchios と 18,000 個以上の次世代 Xeon プロセッサーを使用します。 Aurora の目標ピーク パフォーマンスは 2 Exaflops 以上で、これは Teraflop マシンの 1,000 倍です。 私がスーパーコンピューターのビジネスに携わっていた 1990 年代半ば、100 テラフロップスのマシンは XNUMX 億ドルの科学プロジェクトでした。

AMDのZen3

AMDは、TSMCの3nmプロセスで構築されたZen 7第3世代マイクロプロセッサコアについて語った。 このマイクロプロセッサ コアは、低電力モバイル デバイス、デスクトップ コンピュータから最も強力なデータセンター サーバーに至るまで、AMD の市場セグメント全体で使用できるように設計されています。 この戦略の中心的な理念は、サポート機能を備えた Zen 12 コアを単一のチップレット上の「コア コンプレックス」としてパッケージ化し、Intel のタイルとよく似たモジュラー ビルディング ブロックとして機能することでした。 したがって、高性能デスクトップまたはサーバー用に 3 つのチップレットをパッケージ化することも、私が購入するような安価なホーム システムのようなバリュー システム用に XNUMX つのチップレットをパッケージ化することもできます。 また、AMD は、上下に配置された複数のチップを接続する方法である、いわゆるシリコン貫通ビア (TSV) を使用してチップを垂直に積層します。 また、これらのチップレットを XNUMX ～ XNUMX 個と、GlobalFoundries XNUMX nm プロセスで製造されたサーバー ダイと組み合わせて、XNUMX つのチップレットを作成することもできます。^rd EPYC 世代のサーバー チップ。

Ponte Vecchio と Zen 3 が強調する素晴らしい機会は、異なるプロセスで製造されたチップを組み合わせて適合させる機能です。 Intelの場合、これには自社で製造された部品とTSMCの最先端プロセスの両方で製造された部品が含まれていた。 AMDはTSMCとGlobalFoundriesの部品を組み合わせる可能性がある。 単に XNUMX つの大きなチップを構築するのではなく、小さなチップレットまたはタイルを接続する大きな利点は、小さなチップの方が製造歩留まりが良く、したがってコストが低くなるということです。 新しいチップレットと、優れていることがわかっている古いチップレットや、より安価なプロセスで製造されたチップレットを組み合わせて使用​​することもできます。

AMD と Intel の設計はどちらも技術的なものです 力強い。 間違いなく、それらは多大な努力と学習を意味し、莫大なリソースの投資を意味します。 しかし、IBM が 360 年代にメインフレーム System/1960 にモジュラー サブシステムを導入し、1980 年代にパーソナル コンピューターがモジュラーになったのと同じように、これら XNUMX つの設計に例示され、高度なチップ パッケージングによって可能になったシリコン マイクロシステムのモジュラー パーティショニングは、重要なテクノロジーの変化を告げるものです。 確かに、ここで紹介されている機能の多くはまだほとんどの新興企業にとって手の届かないものですが、このテクノロジーがよりアクセスしやすくなれば、さまざまな組み合わせのイノベーションの波が巻き起こることは想像できます。